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Universelle OTA-Testbench
(2014)
Es wird eine universell einsetzbare Testbench zur Simulation von integrierten Schaltungen innerhalb der OTA-Schaltungsklasse (Operational Transconductance Amplifier; Transkonduktanzverstärker) vorgestellt. Transkonduktanzverstärker sind in der analogen Schaltungstechnik weit verbreitet und daher von großer Bedeutung. Sie treten sowohl als eigenständige Schaltungen innerhalb eines Chips, sowie als Bestandteil anderer Schaltungen (z.B. als erste und zweite Stufe von Operationsverstärkern) auf. Es kann davon ausgegangen werden, dass heute kaum ein analoger oder Mixed-Signal-Chip gefertigt wird, in dem keine Transkonduktanzverstärker verbaut sind. Die Entscheidungsfindung des Entwicklers bei der Auslegung eines OTAs beruht maßgeblich auf einer anwendungsspezifischen Simulation. Die Erstellung einer eigenen Testbench für jede Anwendung bedeutet allerdings einen hohen Zeitaufwand und erschwert den Vergleich der Simulationsergebnisse unterschiedlicher Schaltungsvarianten. Durch eine universelle Testbench kann zum einen der Zeitaufwand verringert werden, zum anderen können nun Simulationsergebnisse direkt miteinander verglichen werden. Hierdurch wird die Entscheidungsfindung des Entwicklers objektiviert und beschleunigt. Neben dem Vergleich unterschiedlicher Schaltungen innerhalb einer Technologie ist auch der Vergleich einer Schaltung in unterschiedlichen Technologien denkbar. Die Idee einer universell anwendbaren Testbench lässt sich auch auf andere analoge Schaltungsklassen anwenden und damit als Prinzip verallgemeinern.
In der Mikroelektronik werden Chips häufig in Mold-Gehäusen verpackt. Die elektrischen Verbindungen vom Chip zu den Anschlussbeinchen des Gehäuses werden mit Bonddrähten realisiert. Für die Berechnung der Gleichgewichtstemperatur in einem Bonddraht bei konstantem Strom sowie von Temperaturverläufen bei transienten Strömen ist die herkömmliche FEM-Methode langsam und unhandlich. Daher wurde der Bondrechner entwickelt, der ein zylindersymmetrisches Ersatz-Modell für das Package in geeigneten mathematischen Gleichungen abbildet.
Im Gegensatz zum Bondrechner der ersten Generation [1], der auf den Gleichungen von [2] basiert, bietet ein neuer mathematischer Ansatz die Möglichkeit, eine endliche effektive Package-Größe, sowie einen endlichen Wärmeübergang zwischen Bonddraht und Mold-Masse zu berücksichtigen. Ebenso wurde die Berechnung der Interaktion von mehreren benachbarten Drähten verfeinert. Die Berechnung von beliebigen transienten Pulsformen mittlerer Länge wurde ebenfalls verbessert. Eine quadratische Komponente in der Temperaturabhängigkeit des spezifischen Widerstandes des Drahtmaterials kann jetzt ebenfalls berücksichtigt werden.
Die Ergebnisse wurden erfolgreich mit FEM-Berechnungen verglichen und die Geschwindigkeit der Berechnung ist um Größenordnungen schneller als mit kommerziellen FEM-Programmen.
Electromigration (EM) is becoming a progressively severe reliability challenge due to increased interconnect current densities. A shift from traditional (post-layout) EM verification to robust (pro-active) EM aware design - where the circuit layout is designed with individual EM-robust solutions - is urgently needed. This tutorial will give an overview of EM and its effects on the reliability of present and future integrated circuits (ICs). We introduce the physical EM process and present its specific characteristics that can be affected during physical design. Examples of EM countermeasures which are applied in today’s commercial design flows are presented. We show how to improve the EM-robustness of metallization patterns and we also consider mission proiles to obtain application-oriented current density limits. The increasing interaction of EM with thermal migration is investigated as well. We conclude with a discussion of application examples to shift from the current post layout EM verification towards an EM aware physical design process. Its methodologies, such as EM-aware routing, increase the EM-robustness of the layout with the overall goal of reducing the negative impact of EM on the circuit’s reliability.
Electronic design automation approaches can roughly be divided into optimizers and procedures. While the former have enabled highly automated synthesis flows for digital integrated circuits, the latter play a vital (but mostly underestimated role) in the analog domain. This paper describes both automation strategies in comparison, identifying two fundamentally different automation paradigms that reflect the two basic design practices known as “top-down” and “bottom-up”. Then, with a focus on the latter, the history of procedural approaches is traced from their
early beginnings until today’s evolvements and future prospects to underline their practical importance and to accentuate their scientific value, both in itself and in the overall context of EDA.
When a bonding wire becomes too hot, it fuses and fails. The ohmic heat that is generated in the wire can be partially dissipated to a mold package. For this cooling effect the thermal contact between wire and package is an important parameter. Because this parameter can degrade over lifetime, the fusing of a bonding wire can also occur as a long-term effect. Another important factor is the thermal power generated in the vicinity of the bond pads. Nowadays, the reliability of bond wires relies on robust dimensioning based on estimations. Smaller package sizes increase the need for better predictive methods.
The Bond Calculator, a new thermo-electrical simulation tool, is able to predict the temperature profiles along bond wires of arbitrary dimensions in dependence on the applied arbitrary transient current profile, the mold surrounding the wire, and the thermal contact between wire and mold.
In this paper we closely investigated the spatial temperature profiles along different bond wires in air in order to make a first step towards the experimental verification of the simulation model. We are using infrared microscopy in order to measure the thermal radiation generated along the bond wire. This is easier to perform quantitatively in air than in the mold package, because of the non-negligible absorbance of the mold material in the infrared wavelength region.
Lithographical hotspot (LH) detection using deep learning (DL) has received much attention in the recent years. It happens mainly due to the facts the DL approach leads to a better accuracy over the traditional, state-of-the-art programming approaches. The purpose of ths study is to compare existing data augmentation (DA) techniques for the integrated circuit (IC) mask data using DL methods. DA is a method which refers to the process of creating new samples similar to the training set, thereby helping to reduce the gap between classes as well as improving the performance of the DL system. Experimental results suggest that the DA methods increase overall DL models performance for the hotspot detection tasks.
While digital IC design is highly automated, analog circuits are still handcrafted in a time-consuming, manual fashion today. This paper introduces a novel Parameterized Circuit Description Scheme (PCDS) for the development of procedural analog schematic generators as parameterized circuits. Circuit designers themselves can use PCDS to create circuit automatisms which capture valuable expert knowledge, offer full topological flexibility, and enhance the re-use of well-established topologies. The generic PCDS concept has been successfully implemented and employed to create parameterized circuits for a broad range of use cases. The achieved results demonstrate the efficiency of our PCDS approach and the potential of parameterized circuits to increase automation in circuit design, also to benefit physical design by promoting the common schematic-driven-layout flow, and to enhance the applicability of circuit synthesis approaches.
Nowadays, the demand for a MEMS development/design kit (MDK) is even more in focus than ever before. In order to achieve a high quality and cost effectiveness in the development process for automotive and consumer applications, an advanced design flow for the MEMS (micro electro mechanical systems) element is urgently required. In this paper, such a development methodology and flow for parasitic extraction of active semiconductor devices is presented. The methodology considers geometrical extraction and links the electrically active pn junctions to SPICE standard library models and subsequently extracts the netlist. An example for a typical pressure sensor is presented and discussed. Finally, the results of the parasitic extraction are compared with fabricated devices in terms of accuracy and capability.
Ein praktikables Mittel zur Erhöhung des Automatisierungsgrads im analogen IC-Entwurf ist die Verwendung parametrisierter Zellen. Diese sogenannten pCells werden eingesetzt, um determinierte Layouts automatisch zu erzeugen, und zwar in der Regel für einzelne Bauelemente wie Transistoren oder Dioden. Der vorliegende Beitrag zeigt die Potenziale eines erweiterten pCell-Konzepts, mit dem determinierte Layouts als auch Schaltpläne für ganze Schaltungsmodule automatisch generiert werden können. Als Beispiel wird eine solche Modul-pCell für analoge Stromspiegel beschrieben, die nicht nur die Dimensionierung der Einzeltransistoren, sondern auch verschiedene Transistortypen, beliebige Spiegelverhältnisse und sogar mehrere Topologien sowie weitere Freiheitsgrade implementiert. Das dadurch erzielte Maß an Flexibilität erlaubt es, die zahlreichen schaltungstechnischen Varianten im Analogbereich abzudecken, die ansonsten oftmals Hürden für Automatisierungsansätze darstellen.
The vast majority of state-of-the-art integrated circuits are mixed-signal chips. While the design of the digital parts of the ICs is highly automated, the design of the analog circuitry is largely done manually; it is very time-consuming; and prone to error. Among the reasons generally listed for this is often the attitude of the analog designer. The fact is that many analog designers are convinced that human experience and intuition are needed for good analog design. This is why they distrust the automated synthesis tools. This observation is quite correct, but this is only a symptom of the real problem. This paper shows that this phenomenon is caused by very concrete technical (and thus very rational) issues. These issues lie in the mode of operation of the typical optimization processes employed for the synthesizing tasks. I will show that the dilemma that arises in analog design with these optimizers is the root cause of the low level of automation in analog design. The paper concludes with a review of proposals for automating analog design