Die Erfindung betrifft eine Vorrichtung (100) und ein Verfahren zum elektrischen Verbinden und Trennen zweier elektrischer Potentiale (1, 2). Des Weiteren betrifft die Erfindung eine Verwendung der Vorrichtung (100). Dabei umfasst die Vorrichtung (100): – ein erstes Modul, welches einen ersten und einen zweiten Transistor (10a, 10b) umfasst, wobei der erste Transistor (10a) antiseriell zu dem zweiten Transistor (10b) geschaltet ist; und – ein zweites Modul, welches einen dritten und einen vierten Transistor (10c, 10d) umfasst, wobei der dritte Transistor (10c) antiseriell zu dem vierten Transistor (10d) geschaltet ist; wobei das erste Modul und das zweite Modul parallel geschaltet sind.
The level shifter and the floating gate supply for high-side transistors are a major challenge in high-voltage DCDC converters. This paper presents a high speed and power-efficient level shifter for voltages of up to 50V, suitable for both PMOS and NMOS power FETs. A switching node falling edge detection allows both, a sensitive and safe signal detection. This enables a robust operation during steep dv / dt transitions and a power consumption as low as 4.1 pJ per switching cycle, which is a reduction of more than 40% compared to prior art. An active clamping circuit prevents common mode displacement currents into the high-side supply. The level shifter is implemented in a 180nm BiCMOS technology. Measurements confirm a 50V 120MHz high-speed operation of the level shifter with a rising / falling propagation delay of 1.45 ns / 1.3 ns, respectively. The dv / dt robustness has been confirmed by measurements for transitions up to 6V/ ns.