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Die vorliegende Erfindung betrifft ein Verfahren zur Regelung einer Totzeit in einem Synchronwandler (100), in welchem ein zyklisches Schalten eines Steuerschalters (2) und eines Synchronschalters (3) erfolgen, wobei der Steuerschalter (2) mittels eines ersten Schaltsignals (S1) und der Synchronschalter (3) mittels eines zweiten Schaltsignals (S2) geschaltet werden. Das Verfahren umfasst ein Erfassen und Vorhalten eines Spannungswertes, welcher eine Spannung (VSW) über den Synchronschalter (3) zu einem bestimmten Zeitpunkt beschreibt, und ein Anpassen des ersten und/oder zweiten Schaltsignals (S1, S2) für einen folgenden Zyklus basierend auf dem vorgehaltenen Spannungswert.
Pegelumsetzer mit einem ersten Eingang, der ein erstes Signal erfasst, wobei das erste Signal einen ersten Spannungspegel aufweist, einem Ausgang, der ein zweites Signal erzeugt, wobei das zweite Signal einen zweiten Spannungspegel aufweist, wobei der zweite Spannungspegel größer als der erste Spannungspegel ist und einem Differenzverstärker, der eine Differenzspannung erfasst, wobei der Differenzverstärker mit einer Versorgungsspannung und einer hochseitige Masse verbunden ist, wobei die Versorgungsspannung ein erstes Spannungspotential und die hochseitige Masse ein zweites Spannungspotential aufweist, dadurch gekennzeichnet, dass der erste Eingang mit einer ersten Teilschaltung verbunden ist, wobei die erste Teilschaltung mit einer zweiten Teilschaltung unidirektional verbunden ist, wobei die zweite Teilschaltung mit der Versorgungsspannung und der hochseitigen Masse verbunden ist, wobei die zweite Teilschaltung mindestens zwei Ausgänge aufweist, die die Differenzspannung des Differenzverstärkers erzeugen, wobei über einen Versorgungsspannungseingang und einen hochseitigen Masseeingang eine zusätzliche Spannung einkoppelt und der Differenzverstärker das zweite Signal in Abhängigkeit der Differenzspannung, der Versorgungsspannung, der hochseitigen Masse und der zusätzlichen Spannung erzeugt.
A highly integrated synchronous buck converter with a predictive dead time control for input voltages >18 V with 10 MHz switching frequency is presented. A high resolution dead time of ˜125 ps allows to reduce dead time dependent losses without requiring body diode conduction to evaluate the dead time. High resolution is achieved by frequency compensated sampling of the switching node and by an 8 bit differential delay chain. Dead time parameters are derived in a comprehensive study of dead time depended losses. This way, the efficiency of fast switching DC-DC converters can be optimized by eliminating the body diode forward conduction losses, minimizing reverse recovery losses and by achieving zero voltage switching. High-speed circuit blocks for fast switching operation are presented including level shifter, gate driver, PWM generator. The converter has been implemented in a 180 nm high-voltage BiCMOS technology.
This article covers the design of highly integrated gate drivers and level shifters for high-speed, high power efficiency and dv/dt robustness with focus on automotive applications. With the introduction of the 48 V board net in addition to the conventional 12 V battery, there is an increasing need for fast switching integrated gate drivers in the voltage range of 50 V and above. State-of-the-art drivers are able to switch 50 V in less than 5 ns. The high-voltage electrical drive train demands for galvanic isolated and highly integrated gate drivers. A gate driver with bidirectional signal transmission with a 1 MBit/s amplitude modulation, 10/20 MHz frequency modulation and power transfer over one single transformer will be discussed. The concept of high-voltage charge storing enables an area-efficient fully integrated bootstrapping supply with 70 % less area consumption. EMC is a major concern in automotive. Gate drivers with slope control optimize EMC while maintaining good switching efficiency. A current mode gate driver, which can change its drive current within 10 ns, results in 20 dBuV lower emissions between 7 and 60 MHz and 52 % lower switching loss compared to a conventional constant current gate driver.
An integrated synchronous buck converter with a high resolution dead time control for input voltages up to 48V and 10MHz switching frequency is presented. The benefit of an enhanced dead time control at light loads to enable zero voltage switching at both the high-side and low-side switch at low output load is studied. This way, compact multi-MHz DCDC converters can be implemented at high efficiency over a wide load current range. The concept also eliminates body diode forward conduction losses and minimizes reverse recovery losses. A dead time resolution of 125 ps is realized by an 8-bit differential delay chain. A further efficiency enhancement by soft switching at the high-side switch at light load is achieved with a voltage boost of the switching node by dead time control in forced continuous conduction mode. The monolithic converter is implemented in an 180nm high-voltage BiCMOS technology. At V IN = 48V, V OUT = 5V, 50mA load, 10MHz switching frequency and 500 nH output inductance, the efficiency is measured to be increased by 14.4% compared to a conventional predictive dead time control. A peak efficiency of 80.9% is achieved at 12V input.
The increasing slew rate of modern power switches can increase the efficiency and reduce the size of power electronic applications. This requires a fast and robust signal transmission to the gate driver of the high-side switch. This work proposes a galvanically isolated capacitive signal transmission circuit to increase common mode transient immunity (CMTI). An additional signal path is introduced to significantly improve the transmission robustness for small duty cycles to assure a safe turn-off of the power switch. To limit the input voltage range at the comparator on the secondary side during fast high-side transitions, a clamping structure is implemented. A comparison between a conventional and the proposed signal transmission is performed using transistor level simulations. A propagation delay of about 2 ns over a wide range of voltage transients of up to 300V/ns at input voltages up to 600V is achieved.
Durch schnell schaltende Leistungsendstufen werden durch kapazitive Umladeströme Störungen ins Substrat und in empfindliche Schaltungselemente eingekoppelt, die dort zur Störung der Funktion führen können. In dieser Arbeit werden Substratstrukturen zur gezielten Ableitung dieser Störungen vorgestellt und ihre Wirksamkeit mit Hilfe von Device Simulation evaluiert. Ohne Ableitstrukturen kann eine Potentialanhebung des Substrats bis zu 20 V entstehen. Die Untersuchungen belegen, dass die Potentialanhebung durch p-Typ Guard-Ringe um 75 %, durch leitende Trenches um 88 % sowie durch Rückseitenmetallisierung um nahezu 100 % reduziert werden kann.