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In diesem Artikel wird ein neu entwickeltes Werkzeug zur Dimensionierung von Bonddrähten im ASIC-Entwurf vorgestellt. Die Berücksichtigung aller Einflussfaktoren erlaubt eine gegenüber Handrechnungen optimierte Auslegung der Bondanordnung. Dies ermöglicht zum einen die Absicherung gegen Degradationseffekte bis hin zum Durchbrennen und garantiert so die Zuverlässigkeit über die gesamte Lebensdauer. Zum anderen wird eine aus Zuverlässigkeitserwägungen resultierende Überdimensionierung vermieden.
Das Werkzeug erlaubt die Kalkulation aller für die Auslegung von Bonddrähten relevanten Parameter. Je nach Kontext der Aufgabenstellung lassen sich die Stromtragfähigkeit für Dauerstrom oder Pulsstrombelastung, kritische Temperaturen oder die maximale Bonddrahtlänge als Ausgabegrößen berechnen. Durch diese Flexibilität und die benutzerfreundliche Integration in eine industrielle Entwicklungsumgebung ist der „Bond-Rechner“ im gesamten Entwurfsverlauf einsetzbar und leistet wertvolle Hilfestellung von ersten Abschätzungen in frühen Entwurfsphasen bis hin zur abschließenden Verifikation.
Universelle OTA-Testbench
(2014)
Es wird eine universell einsetzbare Testbench zur Simulation von integrierten Schaltungen innerhalb der OTA-Schaltungsklasse (Operational Transconductance Amplifier; Transkonduktanzverstärker) vorgestellt. Transkonduktanzverstärker sind in der analogen Schaltungstechnik weit verbreitet und daher von großer Bedeutung. Sie treten sowohl als eigenständige Schaltungen innerhalb eines Chips, sowie als Bestandteil anderer Schaltungen (z.B. als erste und zweite Stufe von Operationsverstärkern) auf. Es kann davon ausgegangen werden, dass heute kaum ein analoger oder Mixed-Signal-Chip gefertigt wird, in dem keine Transkonduktanzverstärker verbaut sind. Die Entscheidungsfindung des Entwicklers bei der Auslegung eines OTAs beruht maßgeblich auf einer anwendungsspezifischen Simulation. Die Erstellung einer eigenen Testbench für jede Anwendung bedeutet allerdings einen hohen Zeitaufwand und erschwert den Vergleich der Simulationsergebnisse unterschiedlicher Schaltungsvarianten. Durch eine universelle Testbench kann zum einen der Zeitaufwand verringert werden, zum anderen können nun Simulationsergebnisse direkt miteinander verglichen werden. Hierdurch wird die Entscheidungsfindung des Entwicklers objektiviert und beschleunigt. Neben dem Vergleich unterschiedlicher Schaltungen innerhalb einer Technologie ist auch der Vergleich einer Schaltung in unterschiedlichen Technologien denkbar. Die Idee einer universell anwendbaren Testbench lässt sich auch auf andere analoge Schaltungsklassen anwenden und damit als Prinzip verallgemeinern.
Es wird das Ziel verfolgt, eine Möglichkeit für die sichere Wiederverwendbarkeit von Schaltungen aus der OTA-Schaltungsklasse bereitzustellen. Hierfür werden ausgewählte OTA-Schaltungstopologien für die "Copy-and-Paste"-Methode vorgestellt. Es wurde im industriellen Umfeld gezeigt, dass sie sich unter der Voraussetzung einer repräsentativen Topologieauswahl – vordimensioniert für den typischen Anwendungsbereich – schon in dieser Form für die Wiederverwendung eignen.
We present a new methodology for automatic selection and sizing of analog circuits demonstrated on the OTA circuit class. The methodology consists of two steps: a generic topology selection method supported by a “part-sizing” process and subsequent final sizing. The circuit topologies provided by a reuse library are classified in a topology tree. The appropriate topology is selected by traversing the topology tree starting at the root node. The decision at each node is gained from the result of the part-sizing, which is in fact a node-specific set of simulations. The final sizing is a simulation-based optimization. We significantly reduce the overall simulation effort compared to a classical simulation-based optimization by combining the topology selection with the part-sizing process in the selection loop. The result is an interactive user friendly system, which eases the analog designer’s work significantly when compared to typical industrial practice in analog circuit design. The topology selection method and sizing process are implemented as a tool into a typical analog design environment. The design productivity improvement achievable by our method is shown by a comparison to other design automation approaches.
A generic, knowledge-based method for automatic topology selection of analog circuits in a predefined analog reuse library is presented in this paper on the OTA (Operational Transconductance Amplifier) example. Analog circuits of a given circuit class are classified in a topology tree, where each node represents a specific topology. Child nodes evolve from their parent nodes by an enhancement of the parent node’s topological structure. Topology selection is performed by a depth first-search in the topology tree starting at the root node, thus checking topologies of increasing complexity. The decisions at each node are based on solving equations or – if this is not possible – on simulations. The search ends at the first (and thus the simplest) topology which can meet the specification after an adequate circuit sizing. The advantages of the generic, tree based topology selection method presented in this paper are shown in comparison to a pool selection method and to heuristic approaches. The selection is based on an accomplished chip investigation.
