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Electronic design automation approaches can roughly be divided into optimizers and procedures. While the former have enabled highly automated synthesis flows for digital integrated circuits, the latter play a vital (but mostly underestimated role) in the analog domain. This paper describes both automation strategies in comparison, identifying two fundamentally different automation paradigms that reflect the two basic design practices known as “top-down” and “bottom-up”. Then, with a focus on the latter, the history of procedural approaches is traced from their
early beginnings until today’s evolvements and future prospects to underline their practical importance and to accentuate their scientific value, both in itself and in the overall context of EDA.
In analog layout design, chip floorplans are usually still handcrafted by human experts. Particularly, the nondiscrete variability of block dimensions must be exploited thereby, which is a serious challenge for optimization-based algorithmic floorplanners. This paper presents a fundamentally new automation approach based on self-organization, in which floorplan blocks can autonomously move, rotate and deform themselves to jointly let compact results emerge from a synergistic flow of interaction. Our approach is able to minimize area and wirelength, supports nonslicing floorplan structures, can consider fully variable block dimensions, accounts for a fixed rectilinear boundary, and works absolutely deterministic. The approach is innovatively different from conventional, top-down oriented floorplanning algorithms.
This paper enhances SWARM, a novel deterministic analog layout automation approach based on the idea of cellular automata. SWARM implements a decentralized interaction model in which responsive layout modules, covering basic circuit types, autonomously move, rotate and deform themselves to let constraint-compliant, compact layout solutions emerge from a synergetic flow of self-organization. With the ability to consider design constraints both implicitly and explicitly, SWARM joins the layout quality of procedural generators with the flexibility of optimization algorithms, combining these two kinds of automation into a “bottom-up meets top-down” flow. The new enhancements are demonstrated in an OTA example, depicting the power of SWARM and its enormous potential for future developments.
The limited interfaces of today's IC design environments for editing PCell parameters hinder a solid advancement towards more complex analog PCell modules. This paper presents Hierarchical Instance Parameter Editing (HIPE), a highly flexible concept for the customization of PCell sub-instances. Introducing a new type of parameter, HIPE facilitates the dynamic creation of multi-level editing forms reflecting the actual contents of a PCell instance. This approach greatly improves a PCell's ease-of-use, substantially simplifies PCell development, and allows for a hierarchical execution of parameter validation callbacks. Our HIPE implementation has been integrated into a professional PCell development tool and represents a key enabling technology for upcoming generations of high-level hierarchical PCells.
In practice, the use of layout PCells for analog IC design has not advanced beyond primitive devices and simple modules. This paper introduces a Constraint-Administered PCell-Applying Blocklevel Layout Engine (CAPABLE) which permits PCells to access their context, thus enabling a true "bottom-up" development of complex parameterized modules. These modules are integrated into the design flow with design constraints and applied by an execution cockpit via an automatically built layout script. The practical purpose of CAPABLE is to easily generate full-custom block layouts for given schematic circuits. Perspectively, our results inspire a whole new conception of PCells that can not only act (on demand), but also react (to environmental changes) and interact (with each other).
IC layout automation with self-organized wiring and arrangement of responsive modules (SWARM)
(2019)
Focused on automating analog IC layout, the multi-agent-system Self-organized Wir ing and Arrangement of Responsive Modules (SWARM) combines the powers of pro-cedural generators and algorithmic optimization into a novel bottom-up meets top-down flow of supervised layout module interaction. Provoking self-organization via the effect of emergence, examples show SWARM finding even optimal placement solutions and producing constraint-compliant layout blocks which fit into a specified zone.
Optimization-based design automation for analog ICs still remains behind the demands. A promising alternative is given by procedural approaches such as parameterized generators, also known as PCells. We are working on a complete analog design flow based on parameterized generators for entire circuits and corresponding layout modules. Because the conventional programming of such enhanced generators is far too complicated and costly, new methods are needed to ease their development. This paper presents gPCDS (graphical PCDS), a novel tool for a designer-oriented development of schematic module generators, integrated into a common schematic entry environment. The tool is based on PCDS (Parameterized Circuit Description Scheme), a meta-language for the creation of parametrized analog circuits. Schematic module generators are a very desirable complement to layout module generators in order to achieve a seamless schematic- driven layout design flow on module level. By facilitating a way of generator development that matches a design expert’s mentality, gPCDS contributes to close this gap in the analog design flow.
In diesem Artikel wird ein neu entwickeltes Werkzeug zur Dimensionierung von Bonddrähten im ASIC-Entwurf vorgestellt. Die Berücksichtigung aller Einflussfaktoren erlaubt eine gegenüber Handrechnungen optimierte Auslegung der Bondanordnung. Dies ermöglicht zum einen die Absicherung gegen Degradationseffekte bis hin zum Durchbrennen und garantiert so die Zuverlässigkeit über die gesamte Lebensdauer. Zum anderen wird eine aus Zuverlässigkeitserwägungen resultierende Überdimensionierung vermieden.
Das Werkzeug erlaubt die Kalkulation aller für die Auslegung von Bonddrähten relevanten Parameter. Je nach Kontext der Aufgabenstellung lassen sich die Stromtragfähigkeit für Dauerstrom oder Pulsstrombelastung, kritische Temperaturen oder die maximale Bonddrahtlänge als Ausgabegrößen berechnen. Durch diese Flexibilität und die benutzerfreundliche Integration in eine industrielle Entwicklungsumgebung ist der „Bond-Rechner“ im gesamten Entwurfsverlauf einsetzbar und leistet wertvolle Hilfestellung von ersten Abschätzungen in frühen Entwurfsphasen bis hin zur abschließenden Verifikation.
Im Bereich integrierter Schaltungen (ICs) für die Fahrzeugelektronik ist in den letzten Jahren ein Trend zum Einsatz komplexer Mixed-Signal-Komponenten erkennbar. Dies führt dazu, dass ein altes Problem zunehmend in den Fokus der EDA-Entwickler rückt: Während der digitale Entwurfsfluss hoch automatisiert ist, findet der Entwurf analoger Komponenten überwiegend in einem manuellen, zeitaufwändigen und interaktiven Entwurfsstil statt. Die folgende Arbeit beschreibt ein Konzept, diesen Mangel mit Hilfe eines durchgängigen analogen Entwurfsflusses unter Verwendung so genannter Modul-Generatoren zu mildern. Der vorgestellte Ansatz zur Erzeugung von Schaltkreis-Automatismen berücksichtigt die implizite Nutzung von Erfahrungswissen des Designers, bietet eine volle Topologie-Flexibilität und steigert die Wiederverwendung („re-use“) gängiger Schaltungstopologien. Die erreichten Zwischenergebnisse lassen einen erheblichen Nutzen erkennen und zeigen das Potenzial sogenannter „Parametrisierter Schaltkreise“ auf, den Automatisierungsgrad des analogen Schaltungsentwurfs zu steigern.
Ein praktikables Mittel zur Erhöhung des Automatisierungsgrads im analogen IC-Entwurf ist die Verwendung parametrisierter Zellen. Diese sogenannten pCells werden eingesetzt, um determinierte Layouts automatisch zu erzeugen, und zwar in der Regel für einzelne Bauelemente wie Transistoren oder Dioden. Der vorliegende Beitrag zeigt die Potenziale eines erweiterten pCell-Konzepts, mit dem determinierte Layouts als auch Schaltpläne für ganze Schaltungsmodule automatisch generiert werden können. Als Beispiel wird eine solche Modul-pCell für analoge Stromspiegel beschrieben, die nicht nur die Dimensionierung der Einzeltransistoren, sondern auch verschiedene Transistortypen, beliebige Spiegelverhältnisse und sogar mehrere Topologien sowie weitere Freiheitsgrade implementiert. Das dadurch erzielte Maß an Flexibilität erlaubt es, die zahlreichen schaltungstechnischen Varianten im Analogbereich abzudecken, die ansonsten oftmals Hürden für Automatisierungsansätze darstellen.