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Pegelumsetzer mit einem ersten Eingang, der ein erstes Signal erfasst, wobei das erste Signal einen ersten Spannungspegel aufweist, einem Ausgang, der ein zweites Signal erzeugt, wobei das zweite Signal einen zweiten Spannungspegel aufweist, wobei der zweite Spannungspegel größer als der erste Spannungspegel ist und einem Differenzverstärker, der eine Differenzspannung erfasst, wobei der Differenzverstärker mit einer Versorgungsspannung und einer hochseitige Masse verbunden ist, wobei die Versorgungsspannung ein erstes Spannungspotential und die hochseitige Masse ein zweites Spannungspotential aufweist, dadurch gekennzeichnet, dass der erste Eingang mit einer ersten Teilschaltung verbunden ist, wobei die erste Teilschaltung mit einer zweiten Teilschaltung unidirektional verbunden ist, wobei die zweite Teilschaltung mit der Versorgungsspannung und der hochseitigen Masse verbunden ist, wobei die zweite Teilschaltung mindestens zwei Ausgänge aufweist, die die Differenzspannung des Differenzverstärkers erzeugen, wobei über einen Versorgungsspannungseingang und einen hochseitigen Masseeingang eine zusätzliche Spannung einkoppelt und der Differenzverstärker das zweite Signal in Abhängigkeit der Differenzspannung, der Versorgungsspannung, der hochseitigen Masse und der zusätzlichen Spannung erzeugt.
Erfindungsgemäß wird ein Verfahren zur Optimierung des Betriebs eines in einem Regelkreis für einen Aufwärtswandler vorgesehenen digitalen Reglers (30) zur Verfügung gestellt. Das Verfahren umfasst die folgenden Verfahrensschritte: Auswerten (S1) mindestens einer Ausgangsgröße des digitalen Reglers im Betrieb des Aufwärtswandlers. Schätzen (S2) des instantanen Lastwiderstandswertes (RL) in der Strecke des Regelkreises anhand der mindestens einen ausgewerteten Ausgangsgröße. Einstellen (S3) mindestens eines Reglerkoeffizienten des digitalen Reglers anhand des geschätzten instantanen Lastwiderstandswertes (RL) im Betrieb des Aufwärtswandlers. Erfindungsgemäß bedingt eine Veränderung in der Einstellung des mindestens einen Reglerkoeffizienten eine Veränderung der Transitfrequenz im Regelkreis. Ferner wird ein Regelkreis für einen Aufwärtswandler mit einem digitalen Regler zur Verfügung gestellt, welcher eingerichtet ist, um die Schritte des erfindungsgemäßen Verfahrens durchzuführen. Des Weiteren wird ein Computerprogrammprodukt mit computerausführbarem Programmcode zur Durchführung des erfindungsgemäßen Verfahrens zur Verfügung gestellt.
Die Spannungsversorgung elektronischer Steuergeräte im Automotive-Bereich wird zunehmend durch Schaltregler sichergestellt. Der SEPIC (Single Ended Primary Inductance Converter) besitzt die Eigenschaft, eine Spannung aufwärts wie auch abwärts wandeln zu können und könnte somit klassische Buck- und Boost-Wandler ablösen. Dieser Beitrag untersucht den SEPIC hinsichtlich Eignung für Automotive-Anwendungen. Dazu wurde eine Groß- sowie Kleinsignalanalyse am Wandler durchgeführt, mit geeigneten Simulationsmodellen nachgebildet und Messungen gegenüber gestellt. Der SEPIC zeigt als Hauptvorteile:
1. einen verzugsfreien Übergang zwischen Buck-/Boost Betrieb, 2. geringe Eingangswelligkeit, 3.DC-Kurzschlussfestigkeit. Auch hinsichtlich Wirkungsgrad und EMV-Verhalten stellt der SEPIC eine interessante Alternative dar. Der zwischen Ein- und Ausgang liegende Kondensator wird dauerhaft von einem Strom durchflossen, auf Basis der Effektivströme wird das damit verbundene Ausfallrisiko diskutiert.
Switched-mode power supplies (SMPS) convert an input DC-voltage into a higher or lower output voltage. In automotive, analog control is mostly used in order to keep the required output voltages constant and resistant to disturbances. The design of robust analog control for SMPS faces parameter variations of integrated and external passive components. Using digital control, parameter variations can be eliminated and the required area for the integrated circuit can be reduced at the same time.
Digital control design bears challenges like the prevention of limit cycle oscillations and controller wind-up. This paper reviews how to prevent these effects. Digital control loops introduce new sources for dead times in the control loop, for example the latency of the analog-to-digitalconverter (ADC). Dead times have negative influence on the stability of the control loop, because they lead to phase delays. Consequently, low latency is one of the key requirements for analog-to-digital converters in digitally controlled SMPS.
Exploiting the example of a 500 kHz-buck converter with a crossover frequency of 70 kHz, this paper shows that the 5 μs-latency of a 16-analog-to-digital-converter leads to a reduction in phase margin of 126°. The latency is less critical for boost converters because of their inherent lower crossover frequencies.
Finally, the paper shows a comparison between analog and digital control of SMPS with regard to chip area and test costs.
Es wird das Ziel verfolgt, eine Möglichkeit für die sichere Wiederverwendbarkeit von Schaltungen aus der OTA-Schaltungsklasse bereitzustellen. Hierfür werden ausgewählte OTA-Schaltungstopologien für die "Copy-and-Paste"-Methode vorgestellt. Es wurde im industriellen Umfeld gezeigt, dass sie sich unter der Voraussetzung einer repräsentativen Topologieauswahl – vordimensioniert für den typischen Anwendungsbereich – schon in dieser Form für die Wiederverwendung eignen.
We present a new methodology for automatic selection and sizing of analog circuits demonstrated on the OTA circuit class. The methodology consists of two steps: a generic topology selection method supported by a “part-sizing” process and subsequent final sizing. The circuit topologies provided by a reuse library are classified in a topology tree. The appropriate topology is selected by traversing the topology tree starting at the root node. The decision at each node is gained from the result of the part-sizing, which is in fact a node-specific set of simulations. The final sizing is a simulation-based optimization. We significantly reduce the overall simulation effort compared to a classical simulation-based optimization by combining the topology selection with the part-sizing process in the selection loop. The result is an interactive user friendly system, which eases the analog designer’s work significantly when compared to typical industrial practice in analog circuit design. The topology selection method and sizing process are implemented as a tool into a typical analog design environment. The design productivity improvement achievable by our method is shown by a comparison to other design automation approaches.
A generic, knowledge-based method for automatic topology selection of analog circuits in a predefined analog reuse library is presented in this paper on the OTA (Operational Transconductance Amplifier) example. Analog circuits of a given circuit class are classified in a topology tree, where each node represents a specific topology. Child nodes evolve from their parent nodes by an enhancement of the parent node’s topological structure. Topology selection is performed by a depth first-search in the topology tree starting at the root node, thus checking topologies of increasing complexity. The decisions at each node are based on solving equations or – if this is not possible – on simulations. The search ends at the first (and thus the simplest) topology which can meet the specification after an adequate circuit sizing. The advantages of the generic, tree based topology selection method presented in this paper are shown in comparison to a pool selection method and to heuristic approaches. The selection is based on an accomplished chip investigation.
A highly integrated synchronous buck converter with a predictive dead time control for input voltages >18 V with 10 MHz switching frequency is presented. A high resolution dead time of ˜125 ps allows to reduce dead time dependent losses without requiring body diode conduction to evaluate the dead time. High resolution is achieved by frequency compensated sampling of the switching node and by an 8 bit differential delay chain. Dead time parameters are derived in a comprehensive study of dead time depended losses. This way, the efficiency of fast switching DC-DC converters can be optimized by eliminating the body diode forward conduction losses, minimizing reverse recovery losses and by achieving zero voltage switching. High-speed circuit blocks for fast switching operation are presented including level shifter, gate driver, PWM generator. The converter has been implemented in a 180 nm high-voltage BiCMOS technology.
Size and cost of a boost converter can be minimized by reducing the voltage overshoot and fastening the transient response in case of load transient. The presented technique improves the transient response of a current mode controlled boost converter, which usually suffers from bandwidth limitation because of its right-half-plane zero (RHPZ). The proposed technique comprises a load current estimation which works as part of a digital controller without any additional measurements. Based on the latest load estimation the controller parameters are adapted, achieving small voltage overshoot and fast transient response. The presented technique was implemented in a digital control circuit, consisting of an ASIC in a 110 nm-technology, a Xilinx Spartan-6 field programmable gate array (FPGA), and a TI-ADS8422 analog to-digital-converter (ADC). Simulation and measurements of a 4V-to-6.3V, 500mA boost converter show an improvement of 50% in voltage overshoot and response time to load transient.