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A generic, knowledge-based method for automatic topology selection of analog circuits in a predefined analog reuse library is presented in this paper on the OTA (Operational Transconductance Amplifier) example. Analog circuits of a given circuit class are classified in a topology tree, where each node represents a specific topology. Child nodes evolve from their parent nodes by an enhancement of the parent node’s topological structure. Topology selection is performed by a depth first-search in the topology tree starting at the root node, thus checking topologies of increasing complexity. The decisions at each node are based on solving equations or – if this is not possible – on simulations. The search ends at the first (and thus the simplest) topology which can meet the specification after an adequate circuit sizing. The advantages of the generic, tree based topology selection method presented in this paper are shown in comparison to a pool selection method and to heuristic approaches. The selection is based on an accomplished chip investigation.
Physical analog IC design has not been automated to the same degree as digital IC design. This shortfall is primarily rooted in the analog IC design problem itself, which is considerably more complex even for small problem sizes. Significant progress has been made in analog automation in several R&D target areas in recent years. Constraint engineering and generator-based module approaches are among the innovations that have emerged. Our paper will first present a brief review of the state of the art of analog layout automation. We will then introduce active and open research areas and present two visions – a “continuous layout design flow” and a “bottom-up meets top-down design flow” – which could significantly push analog design automation towards its goal of analog synthesis.
In diesem Artikel wird ein neu entwickeltes Werkzeug zur Dimensionierung von Bonddrähten im ASIC-Entwurf vorgestellt. Die Berücksichtigung aller Einflussfaktoren erlaubt eine gegenüber Handrechnungen optimierte Auslegung der Bondanordnung. Dies ermöglicht zum einen die Absicherung gegen Degradationseffekte bis hin zum Durchbrennen und garantiert so die Zuverlässigkeit über die gesamte Lebensdauer. Zum anderen wird eine aus Zuverlässigkeitserwägungen resultierende Überdimensionierung vermieden.
Das Werkzeug erlaubt die Kalkulation aller für die Auslegung von Bonddrähten relevanten Parameter. Je nach Kontext der Aufgabenstellung lassen sich die Stromtragfähigkeit für Dauerstrom oder Pulsstrombelastung, kritische Temperaturen oder die maximale Bonddrahtlänge als Ausgabegrößen berechnen. Durch diese Flexibilität und die benutzerfreundliche Integration in eine industrielle Entwicklungsumgebung ist der „Bond-Rechner“ im gesamten Entwurfsverlauf einsetzbar und leistet wertvolle Hilfestellung von ersten Abschätzungen in frühen Entwurfsphasen bis hin zur abschließenden Verifikation.
In contrast to IC design, MEMS design still lacks sophisticated component libraries. Therefore, the physical design of MEMS sensors is mostly done by simply drawing polygons. Hence, the sensor structure is only given as plain graphic data which hinders the identification and investigation of topology elements such as spring, anchor, mass and electrodes. In order to solve this problem, we present a rule-based recognition algorithm which identifies the architecture and the topology elements of a MEMS sensor. In addition to graphic data, the algorithm makes use of only a few marking layers, as well as net and technology information. Our approach enables RC-extraction with commercial field solvers and a subsequent synthesis of the sensor circuit. The mapping of the extracted RC-values to the topology elements of the sensor enables a detailed analysis and optimization of actual MEMS sensors.
Optimization-based design automation for analog ICs still remains behind the demands. A promising alternative is given by procedural approaches such as parameterized generators, also known as PCells. We are working on a complete analog design flow based on parameterized generators for entire circuits and corresponding layout modules. Because the conventional programming of such enhanced generators is far too complicated and costly, new methods are needed to ease their development. This paper presents gPCDS (graphical PCDS), a novel tool for a designer-oriented development of schematic module generators, integrated into a common schematic entry environment. The tool is based on PCDS (Parameterized Circuit Description Scheme), a meta-language for the creation of parametrized analog circuits. Schematic module generators are a very desirable complement to layout module generators in order to achieve a seamless schematic- driven layout design flow on module level. By facilitating a way of generator development that matches a design expert’s mentality, gPCDS contributes to close this gap in the analog design flow.
In analog layout design, chip floorplans are usually still handcrafted by human experts. Particularly, the nondiscrete variability of block dimensions must be exploited thereby, which is a serious challenge for optimization-based algorithmic floorplanners. This paper presents a fundamentally new automation approach based on self-organization, in which floorplan blocks can autonomously move, rotate and deform themselves to jointly let compact results emerge from a synergistic flow of interaction. Our approach is able to minimize area and wirelength, supports nonslicing floorplan structures, can consider fully variable block dimensions, accounts for a fixed rectilinear boundary, and works absolutely deterministic. The approach is innovatively different from conventional, top-down oriented floorplanning algorithms.
Optimization-based analog layout automation does not yet find evident acceptance in the industry due to the complexity of the design problem. This paper presents a Self-organized Wiring and Arrangement of Responsive Modules (SWARM), able to consider crucial design constraints both implicitly and explicitly. The flexibility of algorithmic methods and the expert knowledge captured in PCells combine into a flow of supervised module interaction. This novel approach targets the creation of constraint-compliant layout blocks which fit into a specified zone. Provoking a synergetic self-organization, even optimal layout solutions can emerge from the interaction. Various examples depict the power of that new concept and the potential for future developments.
This paper enhances SWARM, a novel deterministic analog layout automation approach based on the idea of cellular automata. SWARM implements a decentralized interaction model in which responsive layout modules, covering basic circuit types, autonomously move, rotate and deform themselves to let constraint-compliant, compact layout solutions emerge from a synergetic flow of self-organization. With the ability to consider design constraints both implicitly and explicitly, SWARM joins the layout quality of procedural generators with the flexibility of optimization algorithms, combining these two kinds of automation into a “bottom-up meets top-down” flow. The new enhancements are demonstrated in an OTA example, depicting the power of SWARM and its enormous potential for future developments.
Der Entwurf analoger integrierter Schaltkreise ist bis heute durch einen weitgehend manuellen Entwurfsstil mit anschließender Verifikation gekennzeichnet. Das Backend dieses Prozesses bildet der Layoutentwurf, der mit der SDL-Methode (schematic driven layout) durchgeführt und mit den Verifikationsschritten DRC und LVS abgeschlossen wird. Als Ziel wird i.a. in Analogie zu den im Digitalbereich existierenden Lösungen eine vollautomatische Layoutsynthese auch für Analogschaltungen angestrebt. Die hier vorgeschlagene neue Designmethodik hat nicht diese vielfach geforderte Layoutsynthese im Analogbereich zum Inhalt. Sie stellt vielmehr einen realistischeren - und aus Sicht des Autors vor allem notwendigen - Zwischenschritt dar. Die Kernaussage besteht darin, dass zunächst eine Methode bereitzustellen ist, bei der alle die Schaltungsfunktion beeinflussenden Randbedingungen (constraints) rechnergestützt prüfbar sein müssen. Erst auf dieser Basis wird es gelingen, in einem weiteren Schritt analoges Layout zu synthetisieren. Diese These wird aus einer Betrachtung der historischen Entwicklung der EDA-Werkzeuge hergeleitet. Die Extrapolation dieser Historie lässt eine Wegskizze für einen neuen "constraint-driven" Designflow erkennen, dessen Hauptvorteil in einer rechnergestützten Absicherung der Schaltungsfunktion besteht. Weitere mögliche neue Merkmale eines solchen Designflows werden diskutiert: Abkehr von den klassischen sequentiellen Designschritten wie Platzierung und Routing hin zu einer "kontinuierlichen" Layoutentstehung und neuartige Chancen für eine wesentlich verbesserte Wiederverwendbarkeit (reuse) von Layoutergebnissen durch die Nutzung höherer Abstraktionsebenen.
Ein praktikables Mittel zur Erhöhung des Automatisierungsgrads im analogen IC-Entwurf ist die Verwendung parametrisierter Zellen. Diese sogenannten pCells werden eingesetzt, um determinierte Layouts automatisch zu erzeugen, und zwar in der Regel für einzelne Bauelemente wie Transistoren oder Dioden. Der vorliegende Beitrag zeigt die Potenziale eines erweiterten pCell-Konzepts, mit dem determinierte Layouts als auch Schaltpläne für ganze Schaltungsmodule automatisch generiert werden können. Als Beispiel wird eine solche Modul-pCell für analoge Stromspiegel beschrieben, die nicht nur die Dimensionierung der Einzeltransistoren, sondern auch verschiedene Transistortypen, beliebige Spiegelverhältnisse und sogar mehrere Topologien sowie weitere Freiheitsgrade implementiert. Das dadurch erzielte Maß an Flexibilität erlaubt es, die zahlreichen schaltungstechnischen Varianten im Analogbereich abzudecken, die ansonsten oftmals Hürden für Automatisierungsansätze darstellen.