621 Angewandte Physik
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In practice, the use of layout PCells for analog IC design has not advanced beyond primitive devices and simple modules. This paper introduces a Constraint-Administered PCell-Applying Blocklevel Layout Engine (CAPABLE) which permits PCells to access their context, thus enabling a true "bottom-up" development of complex parameterized modules. These modules are integrated into the design flow with design constraints and applied by an execution cockpit via an automatically built layout script. The practical purpose of CAPABLE is to easily generate full-custom block layouts for given schematic circuits. Perspectively, our results inspire a whole new conception of PCells that can not only act (on demand), but also react (to environmental changes) and interact (with each other).
While digital IC design is highly automated, analog circuits are still handcrafted in a time-consuming, manual fashion today. This paper introduces a novel Parameterized Circuit Description Scheme (PCDS) for the development of procedural analog schematic generators as parameterized circuits. Circuit designers themselves can use PCDS to create circuit automatisms which capture valuable expert knowledge, offer full topological flexibility, and enhance the re-use of well-established topologies. The generic PCDS concept has been successfully implemented and employed to create parameterized circuits for a broad range of use cases. The achieved results demonstrate the efficiency of our PCDS approach and the potential of parameterized circuits to increase automation in circuit design, also to benefit physical design by promoting the common schematic-driven-layout flow, and to enhance the applicability of circuit synthesis approaches.
Eine neue Methode zur Berechnung von Temperaturen in Bonddrähten umgeben von einem endlichen Mold wird vorgestellt. Sie ist schneller als die übliche Finite Elemente-Methode (FEM), während sie vergleichbare Resultate produziert. Für manche Parameter funktioniert unsere Methode, während die FEM-Methode versagt. Der Algorithmus ist im sogenannten Bondrechner implementiert, der eine leicht zu benutzende Oberfläche für Designer von mikroelektronischen Systemen bereitstellt. Seine Anwendung hat das Potential, die Zuverlässigkeit von Bonddrähten zu verbessern. Ein nichtidealer Parameter für den Wärmetransfer vom Bonddraht zum Mold-Package wurde ebenfalls berücksichtigt. Dieser Parameter ändert sich wahrscheinlich unter Alterseinflüssen und ist daher sehr wichtig für Zuverlässigkeits-Schätzungen. In unserer Methode wird die Wechselwirkung von Nachbardrähten ebenfalls berücksichtigt. Diese wird immer wichtiger, weil der Durchmesser und der wechselseitige Abstand der Bonddrähte sich verringert, wegen der fortschreitenden Miniaturisierung der Chip-Verpackungen. Unser Programm kann ebenfalls Temperaturen für transiente Ströme berechnen und den Strom berechnen, der zu einer gegebenen Maximaltemperatur gehört.
Im Bereich integrierter Schaltungen (ICs) für die Fahrzeugelektronik ist in den letzten Jahren ein Trend zum Einsatz komplexer Mixed-Signal-Komponenten erkennbar. Dies führt dazu, dass ein altes Problem zunehmend in den Fokus der EDA-Entwickler rückt: Während der digitale Entwurfsfluss hoch automatisiert ist, findet der Entwurf analoger Komponenten überwiegend in einem manuellen, zeitaufwändigen und interaktiven Entwurfsstil statt. Die folgende Arbeit beschreibt ein Konzept, diesen Mangel mit Hilfe eines durchgängigen analogen Entwurfsflusses unter Verwendung so genannter Modul-Generatoren zu mildern. Der vorgestellte Ansatz zur Erzeugung von Schaltkreis-Automatismen berücksichtigt die implizite Nutzung von Erfahrungswissen des Designers, bietet eine volle Topologie-Flexibilität und steigert die Wiederverwendung („re-use“) gängiger Schaltungstopologien. Die erreichten Zwischenergebnisse lassen einen erheblichen Nutzen erkennen und zeigen das Potenzial sogenannter „Parametrisierter Schaltkreise“ auf, den Automatisierungsgrad des analogen Schaltungsentwurfs zu steigern.
A generic, knowledge-based method for automatic topology selection of analog circuits in a predefined analog reuse library is presented in this paper on the OTA (Operational Transconductance Amplifier) example. Analog circuits of a given circuit class are classified in a topology tree, where each node represents a specific topology. Child nodes evolve from their parent nodes by an enhancement of the parent node’s topological structure. Topology selection is performed by a depth first-search in the topology tree starting at the root node, thus checking topologies of increasing complexity. The decisions at each node are based on solving equations or – if this is not possible – on simulations. The search ends at the first (and thus the simplest) topology which can meet the specification after an adequate circuit sizing. The advantages of the generic, tree based topology selection method presented in this paper are shown in comparison to a pool selection method and to heuristic approaches. The selection is based on an accomplished chip investigation.